14-Verilog for Verification
Verilog for Verification 1.引言 Testbench也是一个模块(module...endmo…
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- 2023-03-14
任务Task和函数Function 类似于c语言中的函数 Task task 含有input\output\inout语句 task消耗仿真时间 task中可以写延迟:#20 延迟...
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- 2023-02-13
07-verilog & sytem verilog
一.数据类型 二值逻辑变量 bit 不赋值的时候,变量初始默认为0 x或z的值会转变为0 bit vector--bit…
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- 2023-02-13
Verilog语法 1 Register 组合逻辑-->寄存器-->组合逻辑-->寄存器 Register是一个变量,用于存储值,并不代表一个真正的硬件DFF。 ...
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- 2023-01-16